LVS 驗證時電容和二極體模型與電路圖不符，是什麼原因？

在做 Layout vs. Schematic（LVS）驗證時，系統跳出「電容值不符合」或「二極體找不到」的錯誤訊息，卻發現電路圖明明是對的——這種情況在 IC 設計領域是相當常見的麻煩。

電容在 LVS 中常見的不符合問題

金屬密度效應（Metal Density Effect）

在先進製程（如 28nm 以下），金屬層之間的寄生電容不再是「可以忽略」的數值。金屬線的寬度、間距、金屬密度都會影響耦合電容大小。如果 layout 中某兩個金屬走線的相對位置與工廠提供的寄生模型假設不同，LVS 就會認定「你做出來的電容和 schemantic 上的電容值不同」。

解決方法：使用 Calibre 的 ` parasitic ` 功能把 layout 的寄生電容確實萃取出來，再比對；或者在 schematic 上就把重要的寄生電容加進去（並標明「估算值」）。

MOM 電容 vs. MOS 电容的混淆

在 Analog IP 設計裡，有時候我們會用 MOS 晶体管當作「電容」（在 triode 區工作時 Cgd + Cgs ≈ W×L×C_ox）。但 LVS 工具有時候會把這個元件視為「電晶體」而非「電容」，造成比對失敗。

解決方法：在 schematic 中將這個元件命名為「cap」或明確標記，工具有時可以根據命名給予不同的比對規則。

隔離環（Guard Ring）問題

二極體周圍需要有妥善的 guard ring 來將 substrate 電位接地。如果 layout 裡你忘記加上 n-well guard ring 或 p+ guard ring，LVS 會認定「二極體的 connections 數量不對」，而跳出錯誤。

解決方法：在 schematic 中明確畫出 substrate 連接，工廠提供的 PDK 元件庫通常會有「二極體 + guard ring」的 combo 元件可以使用。

端子名稱不符

有時候 schematic 上你的二極體是「D GATE」但 layout 卻叫「ANODE CATHODE」，或者反过来。LVS 做的是文字比對，如果名字對不上就直接失敗。

解決方法：在 schematic 與 layout 之間確保端子命名一致，或者使用 LVS 的「端子別名」設定（terminal alias）功能。

LVS 的工作原理是電路圖與 layout 的「電性」比對，確保所有端點都正確連接。但它不會告訴你「你的電容值因為金屬密度而不對」——這屬於 RC Extract 的範疇。

正確的流程應該是：LVS 確認連線正確 → RC Extract 確認電容值 → 最後做 LVS+xACT 的比對，才能真正確保你的晶片設計是正確的。