晶片疊越高,電容越難放:AI加速器正在遇到的去耦難題

每一代AI加速器,都承諾在更小的矽晶片裡塞進更多運算力,而每一代也都會撞上同一個不起眼卻致命的牆:如何在不讓供電網路本身變成瓶頸的前提下,把乾淨穩定的電力送進那顆晶片。隨著產業走向疊晶與多晶片架構——把邏輯、記憶體,有時甚至是專用電源管理晶片,一層層堆疊進同一個封裝裡——一個過去只是板級設計收尾工作的問題,正在變成整個設計流程中最難處理的環節之一:當晶片本身越做越小、層與層之間的垂直空間幾乎消失時,到底該把足夠的去耦電容放在哪裡,又該如何快到足以即時供應電流?

這場討論背後真正的矛盾

垂直堆疊邏輯與記憶體晶片,是不必等待下一代製程節點、就能持續擴充運算力的直接做法,而把電壓調節電路直接整合進封裝內——有時甚至就貼在運算晶片旁邊或下方——也越來越常被用來應對不斷升高的電流需求。把電壓調節做得這麼靠近負載,能降低過去必須跨越整片主機板的冗長、耗損供電路徑裡的電流密度,也因為控制迴路不再需要對抗長走線的寄生電感,而提升了調節頻寬。但這種貼近,卻直接犧牲了電源工程師手上最古老的工具之一:傳統上安裝在板面上、用來吸收瞬態電流尖峰並在負載驟變時穩住供電軌的大型去耦電容網路。

為什麼去耦電容突然變成最難的部分

去耦電容的任務聽起來簡單到不像個問題:緊貼在晶片電源腳位旁邊,在電晶體切換的瞬間,比任何調節電路都更快地供應所需的電流脈衝。但實際要做好這件事,需要極低的等效串聯電感、足夠覆蓋不同瞬態時間長度的大電容量,而且——最關鍵的是——必須在物理位置上緊貼負載,因為在現代AI晶片運作的GHz級切換速度下,哪怕多出幾毫米的走線長度,所增加的寄生電感都足以讓電容失去原本的作用。疊晶封裝恰恰壓縮的,正是過去用來容納這整套電容網路的空間。運算晶片正下方或旁邊的板面空間變少了,覆晶與矽穿孔互連本身又帶來額外的寄生效應,而每多疊一層,就在任何沒有真正嵌入封裝內部的電容,與真正需要電流的電晶體之間,多加了一段阻抗。整合式電壓調節器確實能縮短供電路徑、反應速度也遠比板級調節器快,但它並不會消除負載附近需要電容的本質需求——它只是把剩下那個電容難題,搬到了另一個位置去解決。

這個問題實際出現在哪些硬體上

這絕非抽象的封裝學理推演,而是正在AI伺服器加速器上真實發生的事:短短幾代產品之內,單一封裝的功率密度就大幅攀升,高效能網路晶片,以及任何運算密度已經超過板面或封裝可容納傳統電容配置空間的多晶片模組,都面臨同樣的處境。資料中心營運方對這件事的感受更直接:供電不穩定會表現為負載瞬變時的電壓下陷,一旦放大到數千顆加速器同時運作的規模,就可能轉化為時脈餘裕下降,甚至是實際的可靠度問題。隨著AI訓練與推論叢集持續拉高單顆晶片的功率上限以換取更高效能,每個封裝內部的去耦與供電架構,越來越直接決定了那顆晶片的理論效能,究竟有多少比例能在實際生產環境中真正被使用到。

這對設計、封裝與供應鏈意味著什麼

對晶片與封裝設計團隊而言,這個轉變把過去純屬板級層面的決策——用幾顆MLCC、選多大封裝尺寸、離腳位多遠——推進到封裝層級的工程範疇,包括直接嵌入先進封裝疊層內部,而不是事後再焊到板子上的嵌入式或矽電容結構。對被動元件廠商而言,這股趨勢把可觸及的市場,從傳統表面黏著型MLCC,延伸到與先進封裝及測試流程緊密結合的矽電容與嵌入式電容技術。對系統整合商與資料中心營運方而言,這再次證明了供電架構,而不只是電晶體數量本身,正越來越決定一顆加速器封裝,在真實工作負載下究竟能穩定輸出多少可用效能。

更大的圖像

從外部看,靠疊晶擴充運算力,一直像是個封裝與散熱問題,但真正更難、也更不容易被外界看見的挑戰,其實是電氣層面的問題:如何在已經被多層矽晶與互連結構掩埋的電晶體附近,持續放入足夠且位置正確的電容。隨著AI加速器的功率上限不斷被推高,去耦電容的擺放與整合式電壓調節技術,勢必會在下一代多晶片封裝設計的優先順序裡,持續往前排。

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