電路模擬時，輸出端加 10p~30pF 負載電容的目的是什麼？

你可能看過這樣的電路：明明只是一條訊號輸出線，設計者卻在端點加了一顆 10p~30pF 的小電容。這不是乱放，而是有原因的。這個電容通常叫做「負載電容」（Load Capacitance）。

三個主要目的

1. 模擬真實硬體的封裝寄生電容

IC 的輸出封裝（QFN、BGA、CSP）在封裝內部已經含有金屬線之間的寄生電容，範圍大約在 5pF~20pF 之間。如果電路模擬時不加入這些電容，你做出來的波形會跟實際硬體差很遠——訊號上升緣會看起來「太乾淨」，沒有實際的 RC 響應。

2. 模擬 PCB 走線的寄生電容

高速訊號在 PCB 上傳輸時，走線與地平面之間形成平行板電容。公式是：C ≈ ε_r × ε_0 × A / d。一條 10cm 的走線，如果參考地完整，可能額外贡献 5pF~15pF 的寄生電容到節點上。

這也是為什麼在訊號完整性（SI）仿真裡，負載電容是不可或缺的。

3. 模擬探針/治具的負載效應

量測時接上的示波器探棒或治具也有輸入電容（一般約 10pF~20pF）。模擬時加入這個電容，才能預先評估「我的設計在量測台上看起來會是如何」。

選值怎麼決定

具體加多少電容，取決於三個因素：

• 封裝類型：QFN 封裝寄生電容最小（約 3pF~8pF），BGA 較大。
• 訊號速度：訊號切換頻率越高，對這個電容越敏感。
• 應用標準：某些通訊介面（USB、SerDes）對輸出節點的容許負載電容有明確上限定義（如 USB3.0 要求 ≤ 10pF）。

工程師怎麼應用

在電路模擬時加入負載電容，不是「加上就好」，而是「先確認硬體的寄生參數」。建議的流程：

1. 查閱 IC datasheet 的「輸出負載建議」章節
2. 計算 PCB 走線的寄生電容（可用 IPC-2141 公式估算）
3. 加上探棒/治具的電容
4. 三個數字加總，就是你的模擬值

這個習慣對於高速設計（DDR、SerDes、USB）的訊號完整性特別關鍵。